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功能验证技术的基础知识
2020年02月01日    阅读量:2430     新闻来源:中网信息    |  投稿

功能验证是证明设计相对于设计规范的功能正确性的过程。功能验证不能确认设计规范的正确性,并假定设计规范是正确的。这是集成电路设计周期中最具挑战性的步骤之一,也是集成电路重新设计的主要原因中国机械网okmao.com


目的


单个IP的功能正确性

内部模块通讯

外部模块通讯

端到端功能路径

垫连接

时钟和复位电路

上下电顺序

完全集成所有IP

 


功能验证技术

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静态验证

静态验证是根据某些预定义规则验证设计而不执行设计的过程。它使您可以在没有任何刺激或设置的情况下尽早验证设计,因此可以在IC设计周期的早期(即RTL代码可用后)执行。它不执行任何时序检查。越早发现错误,就越容易修复。


目的


静态验证的目的是减少RTL级别的验证工作。


静态验证技术


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优点


在设计周期的早期发现错误

耗时少

可靠

快点

详尽的

大型设计易于处理

Mentor是西门子公司的业务,提供广泛的静态和形式化解决方案和应用程序,包括Questa®形式验证,Questa时钟域交叉(CDC),Questa重置域交叉(RDC)和Questa形式验证应用程序。这些基于形式的技术补充了许多关键领域的仿真。


功能仿真

功能仿真是通过在软件中进行仿真来验证设计功能行为的过程。它不考虑内部逻辑或互连的时序延迟,并且对软件开发没有帮助。


目的


仿真的目的是验证IC的单个IP或单个块。使用功能仿真无法进行系统级验证。


仿真设置


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工作流程


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优点


快速设置

设计中的高可见度

在设计初期就发现错误

设计的所有特殊情况均已通过验证

不贵啊

局限性


速度很慢

复杂的设计不容易模拟

验证整个集成电路非常困难

未涵盖所有可能的情况和状态

无法验证软件

与时间相关的问题未被发现

西门子业务部门Mentor的Questa高级模拟器是该领域的领导者。它结合了高性能和大容量仿真,统一的高级调试和功能覆盖功能以及对Verilog,SystemVerilog,VHDL,SystemC,SVA,UPF和UVM的最完整的本机支持。


FPGA原型

FPGA原型制作是验证FPGA上系统(IC)功能的过程。随着IC复杂性的提高以及缩短IC上市时间的需求不断增加,FPGA原型设计仍然是关键的解决方案。


目的


FPGA原型设计的目的是验证使用实时数据驱动设计时,设计是否按预期运行,并且其所有外部接口均正常工作。


工作流程


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优点


高速

早期软件开发和验证

对于验证航空航天,军事,医疗等应用中使用的关键IP很有用。

完整的IC设计经过验证

降低重新旋转IC的风险

缩短上市时间

局限性


编译慢(比仿真器慢)

设计分区容易出错且乏味

ASIC到FPGA的时钟转换很复杂

FPGA与FPGA的互连受到限制

调试能力非常有限

由于必须将ASIC代码转换为FPGA代码,因此启动时间长

建造FPGA板昂贵且费时

仿真

仿真,也称为硅前验证,是在称为仿真器的硬件设备上验证系统功能的过程。仿真器可以处理系统级设计(在C,C ++或SystemC中)和RTL设计(在Verilog或VHDL中)。模拟器比模拟器快得多。设计需要几天的仿真时间,而仿真只需要几个小时。


目的


仿真的目的是通过实时数据发现系统级设计中的问题,以验证系统集成并开发嵌入式软件。


工作流程


仿真器的工作流程与FPGA原型设计流程相似,不同之处在于,您使用仿真器工具代替了FPGA原型设计工具。


优点


更高的速度(比模拟器)

更高的设计可视性(比FPGA原型设计更高),因此具有更高的调试能力

编译速度比仿真器快

可以并行验证许多设计

就像模拟器一样,模拟器可以停止,以后再从同一点启动

可以验证嵌入式软件

局限性


编译速度较慢(比模拟器)

非常贵

设置时间长

并非所有功能路径都涵盖在内

Mentor的Veloce Strato仿真平台是领先的高性能,高容量硬件辅助解决方案,用于验证嵌入式系统和SoC设计。


通用验证方法(UVM)

UVM是一套具有明确定义的测试平台结构的编码准则。它用SystemVerilog编写,并提供SystemVerilog基类库(BCL),用于构建高级可重用验证组件。它由EDA标准机构Accellera Systems Initiative开发,并得到Mentor的重要指导和意见。


目的


IP非常复杂,需要花费大量时间才能完全验证它们。标准测试平台不可重复使用,验证工程师必须从头开始创建测试平台。由于时间紧迫,验证方法非常可取。UVM具有固定的测试平台架构,该架构使测试平台具有高度可重用性,并节省了大量时间。


UVM架构

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UVM体系结构具有以下组件:


配置对象–配置环境,代理和测试

定序器–将序列发送给驱动程序

驱动程序–将序列转换为引脚摆动

界面–帮助测试平台与DUT通信

监控器–检测接口上的过渡

承保范围–从Monitor收集承保范围信息

优点


减少编码工作量,并实现高水平的重用

支持受限的随机验证方法

广泛的刺激产生

减少验证周期

由主要的仿真器和仿真器支持

局限性


除了UVM是一个广泛的话题并且需要相当多的技术知识外,几乎没有。

摘要

功能验证是IC设计周期中非常重要的方面。当务之急是对设计进行功能验证,并尽早消除任何潜在的错误。随着设计技术的进步,验证工程师还应该采用最新的验证方法。


为了提高设计的生产率和性能,EDA供应商(例如,西门子的Mentor)不断改进其工具并提供新的验证方法。Mentor的Questa验证解决方案是一个完整的验证平台,其仿真器Veloce是目前市场上最好的仿真器之一。


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